理系にゅーす

理系に関する情報を発信! 理系とあるものの文系理系関係なく気になったものを紹介します!

スポンサーリンク

IC

    このエントリーをはてなブックマークに追加 mixiチェック
1: 2016/08/19(金) 07:28:08.89 ID:CAP_USER9
◆2021年、ムーアの法則が崩れる?

「集積回路の実装密度は18カ月ごとに2倍になる」。
このムーアの法則は、1965年にインテル共同創業者のゴードン・ムーア氏が唱えた。

経験則だが、集積回路(半導体)の歴史はこの法則を、回路上のトランジスタやリード線といった素子を微細化することで実現してきた。
時間とともに技術は進歩し集積回路は高密度化し、それが結果として高性能化、高速化と低価格化を伴う。

18カ月で2倍、つまり3年ごとに4倍の容量のメモリチップが登場する。
15年で1024倍になり、たとえば同じ価格のメモリモジュールが1Mバイトから1Gバイトになる。

18カ月というサイクルは、厳密に言えば近年は崩れているが、驚異的なペースでの集積回路の高密度化は続いている。
集積回路が誕生したころから、我々はそれが当たり前だと思ってきた。

しかしこの法則は、2021年、つまりあと5年で崩れるという。
米国半導体工業会(SIA)が出した「2015年の半導体国際ロードマップ」と題するレポートで予測されている。

目に見える大きさから始まった集積回路は2016年現在、10nm(ナノメートル)プロセス、つまり素子1個の幅が1億分の1メートルという精密さで作られている。
これが2020年には半分の5nmプロセスになるという予測もあるが、物質を無限に分割することはできず、いずれ原子の大きさという壁にぶつかる。

トランジスタは、原子の格子構造によって電流(電子)を制御する。
5nm付近になると原子1個(およそ0.1nm)の大きさが影響を与えてくる。

回路を流れる電流、つまり移動する電子も、リード線の幅に対する抵抗や、物理学上の不確定性原理や、その他さまざまな理由から影響を受け、電子回路が実現できなくなる。
集積回路が原子や素粒子からできていることを考えれば、いつかは来る限界だとわかっていたが、ついにその限界が2021年に訪れるというわけだ。

では、どうなるのだろうか。
これまで何度も、ムーアの法則は物理的な限界を迎えたと考えられてきたが、そのたびに技術革新によって乗り越えられてきた。
だが今度の限界は、回避できそうにない。

ここで、発想を転換すれば解決できるのではないか。
回路を微細化しなくても、要するにシリコンウエハー上の同じ面積に、より多くの回路を詰め込めればいい。

具体的には、3次元方向に回路を展開する。積み重ねた薄膜上にそれぞれ回路を作り、相互に接続するなど、さまざまな3次元回路の製造法が模索されている。
発熱やコストの問題があるが、それも技術革新が解決するだろう。

こうして、2021年以後も見かけ上はムーアの法則が継続することになるかもしれない。
だが3次元回路にも、いずれ限界はやってくる。
そのときは、なにが待っているのだろうか――。

解説図:ムーアの法則の一例を示すグラフ(Wikipediaより)
http://amd.c.yimg.jp/amd/20160816-00000031-zdn_n-000-0-view.jpg

ITmedia ニュース 2016年8月16日(火)11時44分
http://headlines.yahoo.co.jp/hl?a=20160816-00000031-zdn_n-sci
ダウンロード (1)


引用元: 【IT】「集積回路の実装密度は18ヶ月ごとに2倍になる」──ムーアの法則が2021年に崩れる? [無断転載禁止]©2ch.net

「集積回路の実装密度は18ヶ月ごとに2倍になる」──ムーアの法則が2021年に崩れる?の続きを読む

    このエントリーをはてなブックマークに追加 mixiチェック
1: 2015/12/07(月) 12:48:00.92 ID:CAP_USER.net
産総研:半導体チップの偽造を防ぐ素子や回路を開発
http://www.aist.go.jp/aist_j/press_release/pr2015/pr20151207/pr20151207.html

ダウンロード


ポイント

•半導体ICチップの認証を行うための「指紋」を発生させる素子・回路技術を開発
• 従来の類似技術に比べて3倍以上安定な認証機能を実現
•チップの偽造や、IoTにおける機器の成りすましを防止する技術として期待


概要

 国立研究開発法人 産業技術総合研究所【理事長 中鉢 良治】(以下「産総研」という)ナノエレクトロニクス研究部門【研究部門長 安田 哲二】ナノCMOS集積グループ大内 真一 主任研究員、柳 永勛 上級主任研究員、松川 貴 研究グループ長、エレクトロインフォマティクスグループ 堀 洋平 主任研究員は、半導体ICチップの偽造を防ぐ「ICの指紋」を低コスト、高信頼性、コンパクトに実現できる素子とそれを用いた回路技術を開発した。

 ここでいう「ICの指紋」技術とは、人間の指紋が個人の識別に使えるように、ICチップ作製時に自然に発生するばらつきを利用し、複製できない素子・回路によって、チップに固有の番号を発生させる技術のことである。チップ作製直後にこの固有番号を秘密鍵として安全な場所に保存し、認証に用いれば、不正なリサイクルチップや偽造チップによる事故や不正アクセスを防止できる。

今回、多結晶シリコンFinFETを用いて「ICの指紋」を発生させる回路をICチップ自体の中に形成する技術を開発した。通常のIC用トランジスタを用いる場合に比べて3倍以上の動作安定性で固有番号を発生できるため、コンパクトな回路でより確実にチップの真贋判定・認証ができる。また、通常の素子からなるICチップの回路と多結晶シリコン素子の「指紋」発生回路を同時に作れるため、従来よりも低コスト化できる。将来的には、IoTなどで機器の成りすましを防止する技術としても期待される。

 なお、この技術の詳細は、12月9日(米国現地時間)に「国際電子デバイス会議」(2015 International Electron Devices Meeting;IEDM、ワシントンD.C.)にて発表される。

続きはソースで

引用元: 【技術】半導体チップの偽造を防ぐ素子や回路を開発 「ICの指紋」を3倍以上の安定性で発生

半導体チップの偽造を防ぐ素子や回路を開発 「ICの指紋」を3倍以上の安定性で発生の続きを読む
スポンサーリンク

このページのトップヘ