IBM、7ナノメートルの極小半導体を試作
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革新のペースを維持しようとする半導体メーカーは、最近ではコスト問題に直面している。しかし、IBMの研究員は、競争相手に差を付ける画期的な成果を達成した。

　IBMは9日、7ナノメートル（ナノは十億分の一）の生産プロセスを用いた半導体試作品の開発について明らかにした。現在市場で販売される14ナノメートルの半導体よりも大幅に小型化した半導体で、微細化をめぐる競争でライバルに先行する構えだ。

　アナリストは、IBMの半導体試作品が待望の新生産ツールで製造されたものだが、新技術の大量生産への適用を保証するものではないと述べた。だが、今回の進展は、IBMやその製造パートナーにとって、インテルなどライバルに圧力をかける効果があるほか、業界が引き続きチップの高速化やストレージ容量の増大、省電力化などの障壁を、半導体の進化のために克服できることを示すものとなる。

　エンビジョニアリング・グループのアナリスト、リチャード・ドーティー氏は「カンフル剤を必要とする業界に自信をもたらす動きだ」と述べた。

　業界各社は、インテルの共同創業者ゴードン・ムーア氏が50年前に提唱した競争上の長期的傾向の予測「ムーアの法則（半導体の集積密度は18カ月で倍増する）」の下、トランジスターやその他の超小型部品のさらなる微細化をめぐって競争している。
現在大量生産されている半導体は14ナノメートルの生産プロセスを用いているが、こうしたプロセスはほぼ一定間隔で微細化されており、メーカーに半導体の性能向上やコスト削減をもたらしている。

　しかし、ムーアの法則に沿って前進することは、サイズが小さくなるにつれて困難さを増している。最新の生産工程への移行ではトランジスターの生産コストを削減できなかったメーカーもある。

　着実に2年ごとに新生産技術を投入してきたことで知られるインテルでさえも、14ナノメートルの生産プロセスを完成させるまでには6カ月の遅れが生じた。現在インテルは10ナノメートルの技術に取り組んでおり、アナリストはこれが16年に登場すると見込んでいる。

　これまでは旧工場で22ナノメートルの半導体を生産してきたIBMだが、今回7ナノメートルの工程を用いた半導体試作品を製造できたという。同社の半導体技術研究担当副社長、ムケシュ・カーレ氏は、この取り組みについて「偉大なチャレンジでの画期的な成果」と位置付けた。

　7ナノメートルのプロセスを用いた半導体は、今後数年間は実用化されない公算が大きい。VLSIリサーチのアナリスト、ダン・ハッチソン氏は「業界ではここから製造までに大きな課題がある」と述べた。

　しかし、IBMは、その取り組みでは製品への道のりに根本的な障壁がないことを示すと見込んでいる。新技術ではハイエンドチップ上のトランジスターの数は数億から20億強にまで増加する。

　カーレ氏は、IBMが半導体試作品の生産でその一部にシリコンゲルマニウムと呼ばれる素材を初めて追加したと述べた。

　注目を集める公算が大きいのはリソグラフィーと呼ばれる技術に関する手法だ。この生産工程では光を用いて回路パターンを半導体ウエハー上に転写する。

　しかし、最新の半導体生産では複数の露出工程が必要となり、1ウエハー当たり処理費は大幅に増加した。

　このためIBMは、極端紫外線（EUV）と呼ばれる新リソグラフィー技術を用いて7ナノメートル半導体を開発した。業界では同技術の開発に20年余りを費やしている。同技術では現行のツールよりもはるかに短い光の波長を利用するため、複数の露出の必要性を回避できる。

　オランダのASMLホールディングがEUVツールを開発しているが、同システムのコストは1億5000万ドルにのぼる可能性がある。他のリソグラフィー装置のコストは5000万ドル前後だ。試作品モデルはニューヨーク州立ポリテクニック・インスティテュート（SUNYポリ）で運用されており、IBMの7ナノメートルの研究もここで行われた。

　難題の一つは現行のEUVツールのウエハー処理速度が従来のツールのそれよりもはるかに遅いこと。VLSIのハッチソン氏は、IBMの半導体試作品はこの点で進化の兆しだと述べた。

　一方、インテルはリスクヘッジしているもようだ。同社の製造技術を支えるシニアフェローのマーク・ボア氏は最近、インテルが7ナノメートルの半導体の製造においてEUVにシフトしなくても採算性を得ることに自信を示した。
一方、同社は7ナノメートル開発の他の詳細は明らかにしていない。広報担当者はIBMの発表に関してコメントしていない。

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